Page 20 - Процессор TMS320C4x. Архитектура. Программирование. Сети

Пр о ц е с с о р TMS 3 2 0C4 x
Коммуникационный порт взаимодействует с внешним устройством или
коммуникационным портом другого процессора с использованием 8-разрядной
шины данных CxD(0-7) и двунаправленных сигналов управления CREQx,
CACKx, CSTRBx, CRDYx. В каждый момент времени коммуникационный порт
может находиться только в одном из режимов: прием данных или их передача
(полудуплексный обмен). Режим работы порта определяется его арбитром и от-
ражается в бите PORT DIR регистра управления. Арбитр переводит порт в ре-
жим передачи данных, если получает право (маркер) на использование шины
данных. В табл 1.5 показано назначение и направление сигналов внешней шины
в зависимости от режима работы порта.
0 1 2 3 4 5 6 7
Входной FIFO канал
П
е
р
и
ф
е
р
и
й
н
а
я
ш
и
20
По сигналу сброса RESET порты 0, 1 и 2 процессора устанавливаются в
режим передачи данных, а порты 3, 4 и 5 - в режим приема.
Логику работы коммуникационного порта рассмотрим на примере связи
двух процессоров TMS320C4x (рис. 1.7). Порт 0 процессора A, установленный
сигналом сброса в режим передачи, связан с одноименными линиями порта 3
н
а
д
а
н
н
ы
х
P
D
B
Управление FIFO
Позиция FIFO
(8 уровней)
7 6 5 4 3 2 1 0
Позиция FIFO
(8 уровней)
Управление FIFO
Регистр
управления
коммуникационным
портом
(CPCR)
Выходной FIFO
канал
Буферный
регистр
для
входного
или
выходного
слова
Схема
сдвига
данных
и
мультиплексор
данных
И
н
т
е
р
ф
е
й
с
Арбитр порта
( P A U )
32
32
Входной буфер заполнен (ICFULL)
Входной буфер готов (ICRDY)
32
32
32
Выходной буфер пуст (OCEMPTY)
Выходной буфер готов (OCRDY)
Останов входного канала
Останов выходного канала
Направление передачи порта
У 4ровень входного буфера
4 Уровень выходного буфера
8
CREQx
CACKx
CSTRBx
CRDYx
CxD(0-7)
Рис. 1.6. Архитектура коммуникационного порта